Aska13’s Blog

先宣告 ‘表’架構.

strcut lut{
unsigned char m00;
unsigned char m01;
}

之後將表矩陣做出來.

struct lut a[]={ {1,2},{3,4}};

之後可以利用矩陣index和struct內宣告來取.
例如 a[0].m00, a[1].m01

若是有多個表切換
struct lut *local_tb;
switch(tb_sel){
case(0): local_tb = tb1;
break;
case(1): local_tb = tb2;
break;
default: local_tb = tb1;
break;
};

http://tw.myblog.yahoo.com/jw!laMc_3KQEk.bNqgMewVZeSI-/article?mid=34
http://www.ymlib.net/article/sort010/info-341.html

檔案的存取及處理

本分享主要是給新使用者容易上手
因此寫的有點簡單
希望大家見諒

fopen開啟檔案
[fid,message]=fopen(‘檔案名稱’,’參數’)
fid  為檔案識別碼，當使用fopen 開啟檔案成功時，就會送回正整數的fid碼，如3，反之若開啟失敗時則fid會送回 –1的值給，message為開啟檔案若錯誤時則傳回錯誤訊息
參數(Permission)：
‘r’   只能讀，若檔案不存在時會發生錯誤
‘r+’ 能讀能寫，若檔案不存在時會發生錯誤
‘w’  只能寫，若檔案不存在時會建立一新的檔案，若檔案存在則會將內容覆蓋過 去
‘w+’ 能 讀能寫，若檔案不存在時會建立一新的檔案，若檔案存在則會將內容覆蓋過去
‘a’  只能附加(append)使用讀的方式，若檔案不存在時會建立一新的檔案，若檔案存在則會將內 容加於檔案後方
‘a+’  只能附加(append)使用讀或寫的方式，若檔案不存在時會建立一新的檔案，若檔案存在則會 將內容加於檔案後方

fclose關閉檔案
status=fclose(fid)
fclose(‘all’)
當執行fclose 成功就會送回一個0值給status。

檔案存取fscanf，fprintf，fread，fwrite
若檔案內容可以分為二進位或ASCII
若為ASCII碼時，檔案存取的方法為：
(1) fscanf，fprintf
fscanf讀取檔案
Variable=fscanf(fid,’資料格式’,讀取資料的大小)
格式
%g  表示為浮點數值
%d  表示為十進位數值
%s  表示為字串

A = fscanf(fid,’%5d’)   %讀檔案格式為十進位整數
A = fscanf(fid,’%5d’,100)   %只讀100筆

fscanf寫入檔案
fprintf(fid,’資料格式’,資料矩陣或變數);

x = 0:.1:1; y = [x; exp(x)];
fid = fopen(‘exp.txt’,’w’);
fprintf(fid,’%6.2f  %12.8f\n’,y);
fclose(fid);

(2) Variable=load(‘檔案名稱’)

當然必須先使用save將檔案儲存
如倒案為bb變數為aa

save bb.txt aa -ascii

(存為.txt主要是為了可以看到資料內容)
再由load bb即可

若檔案內容是二進位檔時，檔案存取的方法為：
fread讀取檔案
fread(FID,讀取的資料大小,’資料精度’)
資料精度
char     函符號的字元 (8位元)
uchar    不含正負符號的字元 (8位元)
short     短整數 (16位元，範圍在-215~215-1)
int       整數 (32位元)
long     長整數 (32位元，範圍在-231~231-1)
ushort   不含正負符號的短整數
uint     不含正負符號的短整數
ulong    不含正負符號的短整數
float     單精準浮點小數 (32位元)
double   雙精準浮點小數 (64位元)

a=fread(fid)﹔  此時a為一串二進位碼
b=char(a’)﹔  將二進位碼變成橫向的字串
c=str2num(b); 字串變數字

fwrite寫入檔案
fwrite (fid,寫入資料,’資料精度’)

fid = fopen(‘magic5.bin’,’wb’)
fwrite(fid,magic(5),’integer*4′)

EXAMPLE：
fid=fopen(‘exp.txt’,’wt’);
fprintf(fid,’%d %2.1f %4.2f’,10,20,3.2,14.58);
fclose(fid);

x=load(‘exp.txt’);

————————————————————————————————————–

matlab中fwrite函数的具体使用方法实例如下：

fwrite函数按照指定的数据精度将矩阵中的元素写入到文件中。其调用格式为：
COUNT＝fwrite（fid，A，precision）
说明：其中COUNT返回所写的数据元素个数（可缺省），fid为文件句柄，A用来存放写入文件的数据，precision代表数据精度，常用的数据精度 有：char、uchar、int、long、float、double等。缺省数据精度为uchar，即无符号字符格式。
例6.8 将一个二进制矩阵存入磁盘文件中。
>> a=[1 2 3 4 5 6 7 8 9];
>> fid=fopen(‘d:\test.bin’,’wb’)

%以二进制数据写入方式打开文件
fid =
3           %其值大于0，表示打开成功
>> fwrite(fid,a,’double’)
ans =
9           %表示写入了9个数据
>> fclose(fid)
ans =
0           %表示关闭成功

Icarus Verilog + GTKWave

compiler: Icarus Verilog
yum可以直接安裝
yum install iverilog

編譯: iverilog -o outf  a.v tb_a.v
執行 outf 產生fsdb

編譯: iverilog -o outf -c filelist.f
利用-c flag 可以加入filelist檔.

tb內產生fsdb的語法

initial begin
$dumpfile(“./tb_ex.fsdb");
$dumpvars(0, tb_ex);
end

http://blog.21ic.com/user1/1425/archives/2008/47280.html

1.Verilog和Ncverilog命令使用库文件或库目录
ex). ncverilog -f run.f -v lib/lib.v -y lib2 +libext+.v  //一般编译文件在run.f中, 库文件在lib.v中,lib2目录中的.v文件系统自动搜索
使用库文件或库目录,只编译需要的模块而不必全部编译

2.Verilog Testbench信号记录的系统任务:
1). SHM数据库可以记录在设计仿真过程中信号的变化. 它只在probes有效的时间内记录你set probe on的信号的变化.
ex). $shm_open(“waves.shm");  //打开波形数据库
$shm_probe(top, “AS"); // set probe on “top",
第二个参数:  A —  signals of the specific  scrope
S — Ports of the specified scope and below, excluding library cells
C — Ports of the specified scope and below, including library cells
AS — Signals of the specified scope and below, excluding library cells
AC — Signals of the specified scope and below, including library cells
还有一个 M ,表示当前scope的memories, 可以跟上面的结合使用, “AM" “AMS" “AMC"
什么都不加表示当前scope的ports;
$shm_close    //关闭数据库
2). VCD数据库也可以记录在设计仿真过程中信号的变化. 它只记录你选择的信号的变化.
ex). $dumpfile(“filename");    //打开数据库
$dumpvars(1, top.u1);   //scope = top.u1, depth = 1
第一个参数表示深度, 为0时记录所有深度; 第二个参数表示scope,省略时表当前的scope.
$dumpvars; //depth = all scope = all
$dumpvars(0); //depth = all scope = current
$dumpvars(1, top.u1); //depth = 1 scope = top.u1
$dumpoff      //暂停记录数据改变,信号变化不写入库文件中
$dumpon      //重新恢复记录
3). Debussy fsdb数据库也可以记录信号的变化,它的优势是可以跟debussy结合,方便调试.
如果要在ncverilog仿真时,记录信号, 首先要设置debussy:
a. setenv LD_LIBRARY_PATH :$LD_LIBRARY_PATH
(path for debpli.so file (/share/PLI/nc_xl//nc_loadpli1))
b. while invoking ncverilog use the +ncloadpli1 option.
ncverilog -f run.f +debug +ncloadpli1=debpli:deb_PLIPtr
fsdb数据库文件的记录方法,是使用$fsdbDumpfile和$fsdbDumpvars系统函数,使用方法参见VCD
注意: 在用ncverilog的时候,为了正确地记录波形,要使用参数: “+access+rw", 否则没有读写权限

3. ncverilog编译的顺序:  ncverilog file1 file2 ….
有时候这些文件存在依存关系,如在file2中要用到在file1中定义的变量,这时候就要注意其编译的顺序是从后到前,就先编译file2然后才是 file2.

4. 信号的强制赋值force
首先, force语句只能在过程语句中出现,即要在initial 或者 always 中间. 去除force 用 release 语句.
initial begin     force sig1 = 1’b1; … ; release sig1; end
force可以对wire赋值,这时整个net都被赋值; 也可以对reg赋值.

http://www.vaciller.com/manage/article/articledetail.asp?ID=35
Perl脚本：

#!/usr/local/bin/perl -w

use strict;
use Getopt::Long;
#use vars qw ($para);
#use File::Copy;

#get options
my %options;
GetOptions(\%options, "help|h|?", "deb") || print_usage();
if(exists $options{help}){
  print_usage();
}

#tools paths
my $ncvlog = "/home/cf/eda/ius/tools/bin/ncvlog";
my $ncelab = "/home/cf/eda/ius/tools/bin/ncelab";
my $ncsim = "/home/cf/eda/ius/tools/bin/ncsim";
my $verdi = "/home/cf/eda/verdi2009/bin/verdi";
my $novas = "/home/cf/eda/verdi2009/share/PLI/nc61/LINUX/nc_loadpli1/debpli.so";

#source files
my $srcfile = "";
$srcfile = "/home/cf/workspace/nc/counter/count.v";
$srcfile .= " /home/cf/workspace/nc/counter/count_tb.v";

#run verdi to debug
if(exists $options{deb}){
  system("$verdi -2001 $srcfile -ssf counter.fsdb");
#  system("$verdi -2001 $srcfile");
  die;
}

#compile
system("$ncvlog -messages $srcfile");

#elab
system("$ncelab -messages -access +wrc -loadpli1 $novas:deb_PLIPtr  worklib.counter_tb:module");

#simulation
system("$ncsim -messages worklib.counter_tb:module");

#the following is sub functions
sub print_usage{
  print "Run scripts: $0\n";
  print "$0 [-help|h|?] [-deb]\n";
  die;
}

毛刺信号及其消除
在组合逻辑电路中，信号要经过一系列的门电路和信号变换。由于延迟的作用使得当输入信号发生变化时，其输出信号不能同步地跟随输入信号变化，而是经过一段 过渡时间后才能达到原先所期望的状态。这时会产生小的寄生毛刺信号，使电路产生瞬间的错误输出，造成逻辑功能的瞬时紊乱。在FPGA内部没有分布电感和电 容，无法预见的毛刺信号可通过设计电路传播，从而使电路出现错误的逻辑输出。
任何组合电路、反馈电路和计数器都可能是潜在的毛刺信号发生器。毛刺并不是对所有输入都有危害，如触发器的Ｄ输入端，只要毛刺不出现在时钟的上升沿并满足 数据的建立保持时间，就不会对系统造成危害。而当毛刺信号成为系统的启动信号、控制信号、握手信号，触发器的清零信号(ＣＬＥＡＲ)、预置信号 (ＰＲＥＳＥＴ)、时钟输入信号(ＣＬＫ)或锁存器的输入信号就会产生逻辑错误。任何一点毛刺都可能使系统出错，因此消除毛刺信号是FPGA设计中的一个 重要问题。毛刺问题在电路连线上是找不出原因的，只能从逻辑设计上采取措施加以解决。消除毛刺的一般方法有以下几种：
(１)利用冗余项消除毛刺
函数式和真值表所描述的是静态逻辑，而竞争则是从一种稳态到另一种稳态的过程。因此竞争是动态过程，它发生在输入变量变化时。此时，修改卡诺图，增加多余项，在卡诺图的两圆相切处增加一个圆，可以消除逻辑冒险。但该法对于计数器型产生的毛刺是无法消除的。
(２)取样法
由于冒险出现在变量发生变化的时刻，如果待信号稳定之后加入取样脉冲，那么就只有在取样脉冲作用期间输出的信号才能有效。这样可以避免产生的毛刺影响输出波形。
(３)吸收法
增加输出滤波，在输出端接上小电容Ｃ可以滤除毛刺，如图３所示。但输出波形的前后沿将变坏，在对波形要求较严格时，应再加整形电路，该方法不宜在中间级使用。

(４)延迟办法
因为毛刺最终是由于延迟造成的，所以可以找出产生延迟的支路。对于相对延迟小的支路，加上毛刺宽度的延迟可以消除毛刺。但有时随着负载增加，毛刺会继续出现，因而这种方法也是有局限性的。而且采用延迟线的方法产生延迟更会由于环境温度的变化而使系统变不可靠。
(５)锁存办法
当计数器的输出进行相"与"或相"或"时会产生毛刺。随着计数器位数的增加，毛刺的数量和毛刺的种类也会越来越复杂。毛刺在计数器电路输出中的仿真结果如图４所示，从图中可发现有毛刺出现。此时，可通过在输出端加Ｄ触发器加以消除。接Ｄ触发器后仿真结果如图５所示。

从图５可以看到，数据中的毛刺被明显消除。当FPGA输出有系统内其它部分的边沿或电平敏感信号时，应在输出端寄存那些对险象敏感的组合输出。对于异步输 入，可通过增加输入寄存器确保满足状态机所要求的建立和保持时间。对于一般情况下产生的毛刺，可以尝试用Ｄ触发器来消除。但用Ｄ触发器消除时，有时会影响 到时序，需要考虑很多问题。所以要仔细地分析毛刺产生的来源和毛刺的性质，采用修改电路或其它办法来彻底消除。

latch和flip-flop都是时序逻辑，区别为：latch同其所有的输入信号相关，当输入信号变化时 latch就变化，没有时钟端；flip-flop受时钟控制，只有在时钟触发时才采样当前的输入，产生输出。当然因为二者都是时序逻辑，所以输出不但同 当前的输入相关还同上一时间的输出相关。
latch缺点：
1、没有时钟端，不受系统同步时钟的控制，无法实现同步操作；
2、对输入电平敏感，受布线延迟影响较大，很难保证输出没有毛刺产生；
在xilinx和altera器件的slice和LE中都能够同时支持生产d-latch和d-ff，在这一层面上二者有什么区别暂时没有想到。如果使用门电路来搭建latch和ff，则latch消耗的门资源比ff要少，这是latch比ff优越的地方。

又查了sp3和sp2e，别的不查了，手册上说支持这种配置。有关altera的表述wangdian说的对，altera的ff不能配置成latch，它使用查找表来实现latch，

一般的设计规则是：在绝大多数设计中避免产生ＬＡＴＣＨ．
它会让您设计的时序完蛋，并且它的隐蔽性很强，非老手不能查出．
latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。
所以，只要能用D触发器的地方，就不用latch。
有些地方没有时钟，也只能用latch了。

很简单一个例子来说明:
比如现在用一个clk接到latch的使能端(假设是高电平使能),这样需要的setup时间,就是数据在时钟的下降沿之前需要的时间,但是如果是一个 DFF,那么setup时间就是在时钟的上升沿需要的时间.这就说明如果数据晚于控制信号的情况下，只能用latch,这种情况就是,前面所提到的 latch timing borrow.基本上相当于借了一个高电平时间.也就是说，latch借的时间也是有限的.

对latch进行STA的分析其实也是可以,但是要对工具相当熟悉才行.不过很容易出错.当前PrimeTime,是支持进行latch分析的.现在一些综合工具内置的STA分析功能也支持,比如RTL compiler, Design Compiler.
除了ASIC里可以节省资源以外。
我感觉latch这个东西在同步设计里出现的可能还是挺小的吧，
现在处理过程中大都放在ff里打一下，
影响不太大吧